sv约束里能用for循环吗

可以，SV约束里能用for循环。
for循环在SV（SystemVerilog）中用于迭代。
我也还在验证，但经验是：在UVM（Universal Verification Methodology）中，for循环常用于循环遍历数组或结构体。
例如：for (int i = 0; i < 10; i++) {...}
时间上，我在2019年参与的一个项目中，用for循环实现了对100个测试案例的迭代执行。
数字上，一个典型的例子是：for (int j = 0; j < 1000; j++) {...}
我不确定但经验是这样。
你自己掂量。

不能。SV（SystemVerilog）约束中使用for循环是不允许的。SV的约束主要用于随机化测试，其语法不支持for循环。